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            新年乐曲大年夜全

            宣布时光:2018-08-14     来源:范文九九  浏览次数:0

            范文一:朗诵伴奏常常使用乐曲大年夜全

            朗诵伴奏常常使用乐曲大年夜全

            歌唱故国类

            1 共和国之恋 2 我像雪花天上来 3 红旗颂 4 长征交响曲1 5 长征交响曲2

            6 义勇军进行曲 7 五星红旗 8 黄河钢琴协奏曲 9 乡之音1 10 乡之音211 乡之音3 12 十送赤军配乐 13 芳华中国配乐 14 黄河号子 15 我和我的故国16 长城谣 17 黄河牵着我的手 18 江山无穷 19 爬雪山 20 同一首歌21 长江之歌 22 娘大年夜哥他回来了 23 龙魂 24 大年夜梦敦煌 25 创作创造者26 西江月·井冈山 27 满江红·和郭沫

            若 28 七律·占据南京 29 蝶恋花·答李淑一 30 菩萨蛮·黄鹤楼 31 沁园春·雪 32 重上井冈山 33 长征 亲情乡情类

            1 白发亲娘 2 大年夜别山 3 老父亲 4 妈妈的歌谣 5 母亲06 母亲 7 那就是我 8 前门大年夜碗茶 9 亲爱的爸爸妈妈 10 夕阳红11 烛光里的妈妈 12 忆江南 13 思乡 14 千年祈 15 二泉映月

            爱情心境类

            1 天浴梁祝琴 2 何茫然 3 走进春季配乐 4 陆游唐婉 5 沈园故事

            6 哀怨的大年夜提琴 7 悲怆的大年夜提琴 8 悲哀的大年夜提琴 9 悲壮的大年夜提琴 10 沉重的大年夜提琴

            11 舒缓的大年夜提琴 12 哀伤的大年夜提琴 13 振奋的大年夜提琴 14 悲曲 15 不了情

            16 凄凉遒劲 17 苍序曲 18 常驻我心 19 故事 20 款款柔情

            21 浊世佳人 22 每当你离去时刻 23 秋季密语 24 人鬼情未了 25 人面桃花

            26 殇殇 27 思乡曲 28 万水千山总是情 29 味道 30 我的美丽与忧闷

            31 我等待你 32 无悔 33 无极 34 无尽的爱 35 心安神宁

            36 眼熏在你眼里 37 弥漫的爱 38 以吻封缄 39 隐私 40 雨和泪

            41 月光小夜曲 42 真诚和冲动 43 只有你 44 钟爱平生 45 长亭怨慢

            46 爱情飞蛾 47 爱与愁交给谁 48 离情别绪 49 夜夜相思

            天然诗意类

            1 白菊曲 2 秋菊曲 3 冷菊曲 4 碧雨翠丝 5 哈罗6 航行 7 荷塘月色 8 良宵 9 路程 10 观光

            11 绿洲笛韵 12 美好时光 13 凌晨 14 日光海岸 15 丛林狂想曲16 田纳西华尔兹 17 野外小曲筚篥 18 温柔海 19 仙境 20 雪花的快活21 雪人 22 炊火 23 远古之迷 24 月河 25 月神

            26 满天春色 27 满园春色 28 千年冰 29 水晶杯 30 水晶球31 水晶枕 32 水晶柱

            草原马头琴

            1 不落的太阳 2 草原梦 3 草原之夜 4 大年夜草原 5 父亲的草原6 嘎达梅林 7 8 蒙前人 9 牧歌 10 诺恩吉雅 11 色楞格河 12 森吉德玛 13 提琴在西北草原 14 天上的神云 15 天堂16 赞歌

            六 强烈节拍 气概磅礴

            1 百战豪杰 2 苍龙鼓 3 冲天炮 4 德久鼓 5 等待

            6 风雨人生 7 鼓古事记 8 鼓诗 9 海燕伴奏 10 浩浩乾坤

            11 激烈磅礴 12 甲午海战 13 千古豪杰 14 十跪母重恩 15 问天

            16 向天再借五百年 17 校歌 18 心灵睡过的处所 19 中国志气 20 最后的倾诉

            21 Avemano 22 Dont go Away 23 Dont forget 24 Enae Volare 25 if you shout

            26 Looking For 27 Sombre Day 28 The champions 29 The Mass 30 Voxifera

            交响乐 轻音乐

            1 阿达玛斯 2 爱尔兰摇篮曲 3 安妮的仙境 4 巴格达之星 5 比阿特丽克斯

            6 变幻之风 7 布列瑟农 8 沉意爱尔兰 9 晨光 10 初雪

            11 春水 12 春季 13 春野 14 春之歌 15 春之声

            16 大年夜天然的母亲 17 地球之声 18 返璞归真 19 飞过 20 飞翔

            21 飞走吧 22 风车 23 风那一个偏向吹 24 风之呼唤 25 高原

            26 给你的歌 27 孤单的夜晚 28 和生平活 29 河上的通亮 30 幻影

            31 傍晚之恋 32 火战车 33 金色之翼 34 空想的声音 35 老鹰之旅

            36 罗密欧与茱莉叶 37 满天星 38 梦幻时刻 39 命运 40 命运贝芬

            41 莫扎特 42 你的笑严 43 鸟之歌 44 皮耶师长教师 45 普罗文斯

            46 含笑 47 清爽晨光 48 如歌的行板 49 三部曲 50 丛林中的一夜

            51 山涧 52 神秘花圃 53 奇特的风 54 曙光 55 帅希拉

            56 水印 57 泰坦尼克号 58 天亮今后说分别 59 天堂之门 60 童年

            61 微风 62 温柔 63 我宣誓 64 无尽的地平线 65 无垠程度线

            66 欲望之歌 67 小美人鱼 68 星云 69 雪之梦 70 寻爱

            71 寻寻觅觅 72 眼眸 73 移平易近 74 由于爱你 75 雨后

            76 源自太阳的风 77 远走高风 78 月光狂想曲 79 月光美酒 80 超出彩虹的鸟

            81 再会,苏茜 82 在内嘉之路 83 在一刹时 84 凌晨空气 85 展翅

            86 极新的世界 87 好友 88 紫胡蝶 89 改过大年夜陆 90 走过意

            91 走进大年夜瀑布 92 钻石 93 最初的雪花 94 CHILD 95 DOWN

            96 GREEK 97 LEVEL 98 LOF 99 LUNA 100 PLEACEF

            101 SADNESS 102 WHITE 103 WOOD

            提琴主题

            1 暗夜 2 飞朝阳光飞向你 3 海顿协奏曲 4 红莲 5 胡蝶花

            6 江河水大年夜提 7 流情大年夜提 8 牧歌大年夜提 9 情殇 10 思惟者

            11 伦敦大年夜提01 12 伦敦大年夜提02 13 伦敦大年夜提03 14 伦敦大年夜提04 15 伦敦大年夜提05

            16 我愿意大年夜提 [td=1,1,20%]17 协奏曲1 18 夜提琴 19 雨中的故事大年夜提 20 小提殡

            21 小提不由自立 22 小提春之声 23 小提皇帝圆舞曲 24 小提卡门空想曲 25 小提神秘花圃 26 小提冬 27 小提秋 28 小提夏 29 小提天鹅 30 小提梁祝

            31 小提小夜曲 32 小提愁闷小夜曲 33 小提月光 34 Yamshick 35 Russe

            36 Adios 37 Beltz 38 BouclesDor 39 Cazrdas 40 Corsica

            41 Gnossienne 42 Guitares 43 Holgroise 44 LaBoheme 45 Lalouette

            46 Laube 47 Mamme 48 Medley 49 Moldova 50 NightFall

            51 Noirs

            古曲古韵

            1 爱与忧闷古琴 2 白柱 3 别港 4 步步高 5 彩云追月

            6 长门怨 7 禅院钟声 8 出水莲 9 春涧流泉 10 春江花月夜

            11 春之海古琴 12 大年夜获胜 13 灯月交辉 14 杜宇魂 15 二泉映月古琴

            16 泛龙舟 17 翡翠登泽 18 丰富之歌 19 高山流水 20 苏州风光

            21 鼓鼓 22 广陵散 23 寒鸦戏水 24 汉宫秋月 25 汉江韵

            26 旱天雷 27 红茶社 28 胡笳十八拍 29 江河水 30 将军令

            31 蕉窗夜雨 32 快活的姑娘 33 梁祝古琴 34 浏阳河 35 流水

            36 流水行云 37 柳青娘 38 梅花三弄 39 梅花引 40 琵琶词

            41 琵琶行曲 42 平湖秋月 43 平沙落雁 44 秦桑曲 45 清净法身佛

            46 山居吟 47 十面埋伏 48 蜀道难 49 双凤朝阳 50 思凡

            51 四段锦 52 苏武思乡 53 未着名 54 西厢词 55 喷鼻山射鼓

            56 小霓裳 57 幸福渠 58 雪山春晓 59 崖山哀 60 阳春白雪

            61 阳关三叠 62 一点金 63 游园 64 鱼舟唱晚 65 渔樵问答

            66 雨打芭蕉 67 月儿高 68 战台风 69 昭君怨 70 醉渔唱晚

            范文二:乐曲产生器eda设计—《新年好

            目次

            1(媒介„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„ 2(课程设计义务„„„„„„„„„„„„„„„„„„„„„„„„„„„

            2.1 设计标题„„„„„„„„„„„„„„„„„„„„„„„„„„

            2.2 根本请求„„„„„„„„„„„„„„„„„„„„„„„„„„

            2.3 进步请求„„„„„„„„„„„„„„„„„„„„„„„„„„ 3. 体系电路功能描述、粗框图及筹划论证解释„„„„„„„„„„„„„„

            3.1 功能描述„„„„„„„„„„„„„„„„„„„„„„„„„„

            3.2 粗框图„„„„„„„„„„„„„„„„„„„„„„„„„„„

            3.3 筹划论证解释„„„„„„„„„„„„„„„„„„„„„„„„ 4(体系电路设计陈述„„„„„„„„„„„„„„„„„„„„„„„„„

            4.1体系电路总框图及工作道理„„„„„„„„„„„„„„„„„„

            4.1.1音名与频率的关系„„„„„„„„„„„„„„„„„„

            4.1.2可变分频器„„„„„„„„„„„„„„„„„„„„„

            4.1.3节拍产生器道理„„„„„„„„„„„„„„„„„„„„

            4.2 控制模块„„„„„„„„„„„„„„„„„„„„„„„„„„

            4.2.1 声调产生器(ydfsq)模块„„„„„„„„„„„„„„„„

            4.2.2声调编码器(ydbmq)模块„„„„„„„„„„„„„„„„

            4.2.3手动\主动选择(bmux)模块„„„„„„„„„„„„„„„

            4.2.4 数控分频器(skfpq)模块„„„„„„„„„„„„„„„„

            )模块„„„„„„„„„„„„„„„„„ 4.2.5彩灯控制(colour

            4.3 受控模块中各子体系电路间的逻辑关系„„„„„„„„„„„„„„

            4.4 体系电路„„„„„„„„„„„„„„„„„„„„„„„„„„„

            4.4.1 仿真波形分析成果„„„„„„„„„„„„„„„„„„„

            4.4.2 引脚锁定清单„„„„„„„„„„„„„„„„„„„„„

            4.4.3 硬件(时钟频率、开关、按键、显示、音响等)„„„„„„„„„

            4.4.4 利用解释书„„„„„„„„„„„„„„„„„„„„„„ 5(下载成果„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„ 6(含外围硬件情况的整系一切道理电路图及解释„„„„„„„„„„„„„„ 7(工作过程及本人担负的义务总结„„„„„„„„„„„„„„„„„„„„ 8(收获和领会„„„„„„„„„„„„„„„„„„„„„„„„„„„„„ 9(附录„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„

            9.1法式榜样清单„„„„„„„„„„„„„„„„„„„„„„„„„„„

            9.2参考文献„„„„„„„„„„„„„„„„„„„„„„„„„„„

            媒介

            电子设计主动化EDA(Electronic Design Automation)是指利用计算机完成电子的设计。EDA技巧是以计算机和微电子技巧为先导,聚集了计算机图形学、拓扑、逻辑学、微电子工艺与构造学和计算机数学等等多种计算机利用学科最新成果的先辈技巧。EDA对象的成长经历了两个阶段:物理对象和逻辑对象。如今EDA和体系设计对象正逐渐被知道成一个整体的概念:电子体系设计主动化。物理对象用来完成设计中的现实物理问题,如芯片构造、印制电路板布线等;逻辑对象是基于网表、布尔逻辑、传输时序等概念,起首由道理图编辑器或硬件描述说话进行设计输入,然后利用EDA体系完成综合、仿真、优化等过程,最后生成物理对象可以接收的网表或VHDL,Verilog-HDL的构造化描述。如今常见的EDA对象有编辑器、仿真器、检查分析对象、优化综合对象等。

            VHDL是一种用于电路设计的高等说话。它在80年代的后期出现。最初是由美国国防部开辟出来供美军用来进步设计的靠得住性和缩减开辟周期的一种利用范围较小的设计说话 。

            VHDL的英文全写是:VHSI(Very High Speed Integrated Circuit)Hardware Description Language.翻译成中文就是超高速集成电路硬件描述说话。是以它的利用主如果利用在数字电路的设计中。今朝,它在中国的利用多半是用在FPGA/CPLD/EPLD的设计中。固然在一些实力较为雄厚的单位,它也被用来设计ASIC。

            VHDL重要用于描述数字体系的构造,行动,功能和接口。除含有很多具有硬件特点的语句外,VHDL的说话情势和描述风格与句法是十分类似于一般的计算机高等说话。VHDL的法式榜样构造特点是将一项工程设计,或称设计实体(可所以一个元件,一个电路模块或一个体系)分成外部(或称可视部份,及端口)和内部(或称弗成视部份),既触及实体的内部功能和算法完成部份。在对一个设计实体定义了外部界面后,一旦其内部开辟完成后,其他的设计便可以够直接调用这个实体。这类将设计实体分成表里部份的概念是VHDL体系设计的根本点 。

            与其他硬件描述说话比拟,VHDL具有以下特点:

            (1)功能强大年夜、设计灵活。VHDL具有功能强大年夜的说话构造,可以用简洁明白的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能,层层

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            细化,最后可直接生成电路级描述。VHDL支撑同步电路、异步电路和随机电路的设计,这是其他硬件描述说话虽不克不及比较的。VHDL还支撑各类设计办法,既支撑自底向上的设计,又支撑自顶向下的设计;既支撑模块化设计,又支撑层次化设计。

            (2)支撑广泛、易于修改。由于VHDL已成为IEEE标准所规范的硬件描述说话,今朝大年夜多半EDA对象几近都支撑VHDL,这为VHDL的进一步推行和广泛利用奠定了基本。在硬件电路设计过程当中,重要的设计文件是用VHDL编写的源代码,由于VHDL易读和构造化,所以易于修改设计。

            (3)强大年夜的体系硬件描述才能。VHDL具有多层次的设计描述功能,既可以描述体系级电路,又可以描述门级电路。而描述既可以采取行动描述、存放器传输描述或构造描述,也能够采取三者混淆的混淆级描述。别的,VHDL支撑惯性延迟和传输延迟,还可以精确地建立硬件电路模型。VHDL支撑预定义的和自定义的数据类型,给硬件描述带来较大年夜的自由度,使设计人员可以或许便利地创建高层次的体系模型。

            (4)自力于器件的设计、与工艺无关。设计人员用VHDL进行设计时,不须要起首推敲选择完成设计的器件,便可以够集中精力进行设计的优化。当设计描述完成后,可以用多种不合的器件构造来实现其功能。

            (5)很强的移植才能,易于共享和复用。 VHDL采取基于库(Library)的设计办法,可以建立各类可再次利用的模块。这些模块可以预先设计或利用之前设计中的存档模块,将这些模块存放到库中,便可以够在今后的设计中进行复用,可使设计成果在设计人员之间进行交换和共享,削减硬件电路设计。

            今朝有多种EDA对象支撑采取VHDL进行电路综合、仿真和实现。一些可编程器件临盆商将利用VHDL进行电路设计所需的多种EDA对象集成为同一的开辟平台供给给用户,进行针对本公司可编程器件产品的开辟,从而使全部设计流程加倍简捷和易于利用。今朝比较常见的是Altera公司的QuartusII 和Xilinx 公司的ISE开辟平台。

            本次课程设计请求利用EDA对象,设计实现简略单纯音乐演奏器,知道音名与频率的关系及数控分频道理,经过对整体进行模块化分析、编程、综合、仿真及终究下载,完全实现简略单纯音乐器的播放功能。

            我们知道,与利用单片机来实现乐曲演奏比拟,以纯硬件完成乐曲演奏电路的逻辑要复杂很多,假设不借助于功能强大年夜的EDA对象与硬件描述说话,仅凭传统的数字逻辑技巧,即使最简单的演奏电路也难以实现。

            在后面的章节中会具体介绍利用EDA技巧实现简略单纯音乐演奏器的过程。

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            2(课程设计义务 2.1 设计标题

            简略单纯乐曲产生器:利用音名与频率的关系可以制造简略单纯的音乐产生器。

            2.2 根本请求

            1(.能播放一首你爱好的乐曲。

            2(所播放的乐曲节拍感清楚,精确。

            3(节俭硬件资本,公道设计音频电路。 2.3 进步请求

            1(最少轮回演奏两首乐曲。

            2(经过过程数码管显示乐曲演奏时对应的音符。

            3(手动控制和主动播放功能。

            (播放时有彩灯显示。 4

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            3. 体系电路功能描述、粗框图及筹划论证 3.1 功能描述

            本次课程设计是利用EDA设计一个简单的乐曲演奏器,可经过过程按键输入来控制音响声音 ,演奏时可以经过过程按键选择是手动演奏照样主动演奏,手动演奏是经过过程按键进行简略单纯乐曲的演奏,主动演奏则是演奏已存入的固定乐曲。 3.2 粗框图

            声调 手动\自声调 数控

            动选择 产生 编码 分频

            彩灯

            控制 3.3 筹划论证解释

            顶层构造所包含的模块分别有声调产生器(ydfsq)模块、声调编码器(ydbmq)模块、手动\主动选择(bmux)模块、数控分频器(skfpq)模块及彩灯控制(colour)模块。 《新年好》的简谱:

            1 1 1 5 | 3 3 3 1 | 1 3 5 5 | 4 3 2 — | (

            2 3 4 4 | 3 2 3 1 | 1 3 2 5 | 7 2 1 — | ((

            设计全音占4个时光,半音占2个时光,四分之一音占一个时光

            《童话》的简谱:

            0 5 5 4 | 3 3 4 3 3 3 4 | 3 4 3 2 1 0 1 3 5 | (

            6 6 6 5 5 2 2 4 3 | 3 — 0 1 3 5 | 6 6 6 5 5 2 2 4 | 3 4 3 2 1 1 2 3 | 6 6 1 1 7 | 1 — — 0 | (((

            设计全音占8个时光,半音占4个时光,四分之一音占2个时光。(一拍的时长是新年好的两倍。)

            - 5 -

            4(体系电路设计陈述

            4.1体系电路总框图及工作道理

            FPGA 12MHz

            数控分频器 时钟电路 扬声器 基准时钟12MHz 电路

            4Hz

            模式选择 音乐节拍

            产生电路 声调编码

            电路 数码管 手动输入

            三种彩灯花形 数码管灯 4.1.1音名与频率的关系

            根据声乐常识,产生音乐的两个身分是音乐频率的延续时光,音乐的十二平均率规定,每两个八音度之间的频率相差一倍,在两个八音度之间,又可分为12个半音。每两个半音的频率比为4。别的,音名A(乐谱中的低音6)的频率为440HZ,音名B到C之间,E到F之间为半音,其余为全音。由此可以计算出乐谱中从低音1到高音1之间每个音名的频率如图所示:

            音名 频率(Hz) 音名 频率(Hz) 音名 频率(Hz)

            261.63 523.25 1046.50 低音1 中音1 高音1

            293.67 587.33 1174.66 低音2 中音2 高音2

            329.63 659.25 1381.51 低音3 中音3 高音3

            349.23 698.46 1396.92 低音4 中音4 高音4

            391.99 783.99 1567.98 低音5 中音5 高音5

            440 880 1760 低音6 中音6 高音6

            439.88 987.76 1975.52 低音7 中音7 高音7

            ——简谱中的音名与频率的关系——

            4.1.2可变分频器

            (1)基准频率的拔取

            各音名所对应的频率可由一频率较高的基准频率进行整数分频取得,所以实

            - 6 -

            际产生各音名频率为近似的整数值。这是由于音阶频率多为非整数,而分频系数又不克不及为小数,故必须将取得的分频系数四舍五入取整,若基准频率太低,则由于分频系数太小,四舍五入取整后的误差较大年夜,若基准频率太高,固然误码差较小,但分频构造将变大年夜,实际的设计应综合推敲两方面的身分,在尽可能减小频率差的条件下弃取合适的基准频率。本次设计选择12MHz作为基准频率。 (2)分频系数A、公用二进制的计数容量N及初始值的拔取D

            1、分频系数的拔取

            起首将12MHz的基准频率进行12分频,取得1MHz的基准频率,分频系数A,1MHz,音名频率,此分频系数可由计数器实现。但如果不加处理语句,其分频后的旌旗灯号将不是对称方波。而占空比很小的方波很难使扬声器有效地发生发火声响。

            为取得对称方波,可将分频系数A分化为:分频系数A=分频系数n×2。即先辈行分频系数n的分频,取得纰谬称方波,然后再2分频取得对称方波。

            2、公用二进制的计数容量N的拔取

            n分频可由n进制计数器实现。n进制计数器可用复位法或置位法实现,由于加载初始值d的置位法可有效地削减设计所占用的可编程逻辑器件资本,是以,此次设计采取置位法。低音1的分频数n为最大年夜,其值为1275,应取公用二进制计数器的计数容量N大年夜与“最大年夜分频系数n”,故本次设计的公用二进制计数器应当设计为十一位二进制加法计数器,其计数最大年夜容量为2048,计数的最大年夜值N为2047,可满足本次设计中所有音名对音频系数的请求。

            3、初始值的拔取D

            初始值D = 计数最大年夜值N - 分频系数n

            此次设计中利用的各音名对应的分频系数值及初始值如表所示:

            音符 初始值 对应音谱 差别高中低音

            0 2047 0 0

            1 773 1 0

            2 912 2 0

            3 1036 3 0

            4 1116 4 0

            5 1197 5 0

            6 1290 6 0

            7 1372 7 0

            8 1410 1 1

            9 1480 2 1

            10 1542 3 1

            12 1622 5 1

            13 1670 6 1

            14 1711 7 1

            15 1728 1 2

            ——各音名对应的分频系数值及初始值——

            - 7 -

            4.1.3节拍产生器道理

            该演奏电路的最末节拍为1拍,将一拍的时长定为0.25s,则只须要再供给一个4Hz的时钟频率即可产生一拍的时长。为了能达到演奏时能轮回进行,则需设置一个时长计数器,当乐曲演奏完时,包管能主动从头开端演奏。

            4.2 控制模块

            4.2.1 声调产生器(ydfsq)模块

            1、声调产生器模块

            在此模块中设置了一个8位二进制计数器(计数最大年夜值为64),这个计数器的计数频率选为4Hz,即每计数值的逗留时光为0.25s,正好为当全音符设为1s时,四四拍的4分音符的延续时光。例如,ydfsq在以下的VHDL逻辑描述中,“新年好”乐曲的第一个音符为“1”,此音在逻辑中逗留了2个时钟节拍,即为0.5s时光,响应地所对应“1”音符分频预置数为773在skfpq的输入端逗留了1s。随着notetabs中的计数器按4Hz的时钟频率做加法计数时,乐谱逐次被拔取,“新年好”乐曲就开端天然延续并且轮回地演奏起来。在新年好以后,又轮回播放了”童话”。 声调产生器模块VHDL源法式榜样以下:

            library ieee;

            use ieee.std_logic_1164.all; --库的声明

            entity ydfsq is

            port(clk:in std_logic;

            toneindex:out integer range 0 to 15); end;

            architecture bhv of ydfsq is signal counter:integer range 0 to 392; --读取音符谱中的音符 begin

            process(clk,counter)

            begin

            if counter=392 then

            counter<=0;

            elsif clk'event and clk='1' then counter<=counter+1;

            end if;

            end process;

            - 8 -

            process(counter)

            begin

            case counter is --将读取的音符谱输出

            when 0 to 1|3 to 4|6 to 9|24 to 27|29 to 30|76 to 79|81 to 82|97 to 104|186 to 187|192 to 195|263 to 266|320 to 325|348 to 351|353 to 360|368 to 392=>toneindex<=8; when 46 to 53|55 to 56|70 to 71|85 to 88|95 to 96|184 to 185|233 to 236|238 to 240|295 to 297|299 to 302|318 to 319|327 to 330=>toneindex<=9;

            when 14 to 15|17 to 18|20 to 23|31 to 32|44 to 45|57 to 58|68 to 69|72 to 75|83 to 84|136 to 143|148 to 151|154 to 159|164 to 167|172 to 175|180 to 183|196 to 199|243 to 260|267 to 270|307 to 310|315 to 317|331 to 334=>toneindex<=10;

            when 42 to 43|59 to 62|64 to 67|132 to 135|152 to 153|168 to 171|176 to 179|241 to 242|303 to 306|311 to 314=>toneindex<=11;

            when 33 to 36|38 to 41|128 to 131|200 to 203|227 to 232|271 to 274|289 to 294=>toneindex<=12;

            when 204 to 211|220 to 223|225 to 226|275 to 281|283 to 286|287to 288=>toneindex<=13;

            when 10 to 13|89 to 92|124 to 127=>toneindex<=5;

            when 335 to 342|344 to 347=>toneindex<=6;

            when 93 to 94|361 to 367=>toneindex<=7;

            when 2|5|16|19|28|37|54|63|80|105 to 119|120 to 123|144 to 147|160 to 163|188 to 191|212 to 219|224|237|261 to 262|282|298|326|343|352=>null;

            end case;

            end process;

            end;

            2、声调产生器模块的仿真图

            《新年好》声调产生器模块的仿真波形图

            《童话》声调产生器模块的仿真波形图

            - 9 -

            经过过程仿真图可以清楚的看到,时钟clk由0开端计数,每计一次数输出toneindex的值随之产生必定的变更,只不过根据乐谱的不合,输出的变更也不尽雷同。例如在本次设计中,自第4个时钟上升沿光降到第7个时钟上升沿,输出toneindex “1”。因而根据乐谱的不合就输出不合的音符,作为声调编码器的输入。然后把输出toneindex输入到声调编码器模块,进行下一步编码工作。因而,由仿真图可以知道本模块输出的即为演奏音乐的音符谱,解释该法式榜样精确,可以生成逻辑器件。 3、声调产生器模块生成的逻辑器件

            声调产生器电路模块生成器件

            4.2.2声调编码器(ydbmq)模块

            1、声调编码器模块的功能

            此模块的功能起首是为skfpq供给决定所发音符的分频预置数,而此数在skfpq输入端口逗留的时光即为此音符的节拍值。ydbmq模块是乐曲简谱码对应的分频预置数查表电路,个中设置了“细姨星”乐曲全部音符所对应的分频预置数,共13个,每音符的逗留时光由音乐节拍和声调产生器模块ydfsq的clk输入频率决定,在此为4Hz。这13个值的输出由对应于ydbmq的4位输入值index[3..0]来肯定。与此同时,code[3..0]和code1[3..0]这两个输出接2个数码管分别显示乐曲音符的高、中、低音(“0”代表低音,“1”代表中音,“2”代表高音)和乐曲演奏的音符(高、中、低1,7音符)。

            2、声调编码器模块的VHDL源法式榜样

            library ieee;

            use ieee.std_logic_1164.all;

            entity ydbmq is

            port(index:in integer range 0 to 15; code:out integer range 0 to 15; code1:out integer range 0 to 15; tone:out integer range 0 to 2047); end;

            architecture bhv of ydbmq is

            begin

            process(index)

            - 10 -

            begin --为个音符赋初始值以便进行分频

            case index is

            when 0=>tone<=2047;code<=0;code1<=0; when 1=>tone<=773;code<=1;code1<=0; when 2=>tone<=912;code<=2;code1<=0; when 3=>tone<=1036;code<=3;code1<=0; when 4=>tone<=1116;code<=4;code1<=0;when 5=>tone<=1197;code<=5;code1<=0; when 6=>tone<=1290;code<=6;code1<=0;when 7=>tone<=1372;code<=7;code1<=0; when 8=>tone<=1410;code<=1;code1<=1;when 9=>tone<=1480;code<=2;code1<=1; when10=>tone<=1542;code<=3;code1<=1;when 11=>tone<=1571;code<=4;code1<=1; when12=>tone<=1622;code<=5;code1<=1;when 13=>tone<=1670;code<=6;code1<=1; when14=>tone<=1711;code<=7;code1<=1;when 15=>tone<=1728;code<=1;code1<=2; when others=>NULL;

            end case;

            end process;

            end ;

            3、声调编码器模块生成的逻辑器件

            声调编码器模块生成的逻辑器件

            4、声调编码器模块的仿真图

            声调编码器模块的仿真波形图

            在此仿真图中从上到下顺次代表输出code、输出code1、输入index和输出tone。

            - 11 -

            经过过程此仿真图能清楚的看到当音符分别为4、10、8、15时,它们所对应的分频预置数tone分别是1116、1542、1410、1728;所对应的音谱code分别是4、3、1、1;所对应的高中低音code1又分别是0(低)、1(中)、1(中)、2(高)。个中code、code1能分别在两个数码管上显示,而tone则输入到数控分频模块作为分频的根据。因而,由仿真图印证了声调编码模块传送预置数及显示功能。 4.2.3手动\主动选择(bmux)模块

            1、手动\主动选择模块的功能

            根据设计的请求,该简略单纯乐曲演奏器能实现手动或主动演奏乐曲的功能。因而,可经过过程一个按键cs来进行主动与手动的选择,当cs按下时,乐曲主动演奏,其他情况下均为手动演奏乐曲,即可以经过过程按下其他的按键(与cs相连的按键除外)来控制不合的音符。与此同时,还须要一个复位旌旗灯号rst来控制该演奏器是否是工作,当rst为1时,停止演奏,为0时,可以演奏。以上提到的手动与主动的选择只能在rst为0时有效。

            2、手动\主动选择模块的VHDL源法式榜样

            library ieee;

            use ieee.std_logic_1164.all; entity bmux is

            port(d1,d2:in integer range 0 to 15;

            cs,rst:in std_logic;

            q:out integer range 0 to 15); end;

            architecture bhv of bmux is

            begin

            process(cs,rst)

            begin

            if rst=‟1‟ then

            q<=0;

            else

            case cs is

            when „0‟=>q<=d1;

            when „1‟=>q<=d2;

            when others=>q<=d1;

            end case;

            end if;

            end process;

            end;

            - 12 -

            3、手动\主动选择模块生成的逻辑器件

            手动\主动选择模块生成的逻辑器件

            4、手动\主动选择模块的仿真图

            手动\主动选择模块的仿真波形图

            此仿真图中输入cs代表手动\主动演奏的选择端,输入rst代表整体复位端,输入d1、d2分别代表手动和主动要演奏的音符,输出q代表经过选择后,要演奏的或是手动输入或是主动输入的音符。由此仿真图可清楚的看到当rst=1时,不论选择的是手动照样主动,输出都为零,达到了整体复位的功能;当rst=0且cs=1时,主动演奏乐曲,由于q与d2的值雷同;当rst=0且cs=0时,手动演奏乐曲,由于这时候的q与d1的值雷同,从而也达到了演奏方法选择的功能。 4.2.4 数控分频器(skfpq)模块

            1、数控分频器模块的功能

            该模块的clk端输入一个具有较高频率(本实验为12MHz)的旌旗灯号,经过过程skfpq分频后由spkout输出。由于直接从数控分频器中出来的输出旌旗灯号是脉宽极窄的脉冲旌旗灯号,为了便于驱动喇叭,需另加一个D触发器均衡其占空比,也即作二分频处理。skfpq对clk输入旌旗灯号的分频比由11位预置数tone[10..0]决定。spkout的输出频率将决定每音符的声调,如许分频计数器的预置数tone[10..0]与spkout的输出频率就有了对应关系。例如在ydbmq模块中取tone[10..0]=1036,作为发音符为“3”音的旌旗灯号频率。

            2、数控分频器模块的VHDL源法式榜样

            - 13 -

            library ieee;

            use ieee.std_logic_1164.all; entity skfpq is

            port(clk:in std_logic;

            tone:in integer range 0 to 2047;

            spks:out std_logic); end;

            architecture bhv of skfpq is signal preclk:std_logic; signal fullspks:std_logic; begin

            process(clk)

            variable count4:integer range 0 to 15;

            begin

            preclk<=‟0‟;

            if count4>11 then

            preclk<=‟1‟;count4:=0;

            elsif clk‟event and clk=‟1‟ then

            count4:=count4+1;

            end if;

            end process;

            process(preclk,tone) variable count11:integer range 0 to 2047;

            begin

            if preclk‟event and preclk=‟1‟ then

            if count11=2047 then

            count11:=tone;fullspks<=‟1‟;

            else

            count11:=count11+1;fullspks<=‟0‟;

            end if;

            end if;

            end process;

            process(fullspks)

            variable count2:std_logic; begin

            if fullspks‟event and fullspks=‟1‟ then

            count2:=not count2;

            if count2=‟1‟ then

            spks<=‟1‟;

            else

            - 14 -

            spks<=‟0‟;

            end if;

            end if;

            end process;

            end;

            3、数控分频器模块生成的逻辑器件

            数控分频器模块逻辑器件

            4、数控分频器模块的仿真图

            数控分频器模块的仿真波形图

            在此仿真图中,输入clk是一个频率较大年夜的时钟旌旗灯号,输入tone代表着某个音符的分频预置数,输出spks则代表将输入clk先经过12次分频,再经过(预置数终值2048-tone)次分频,终究在进行二分频处理后的旌旗灯号,而这个旌旗灯号的频率就是我们须要演奏的音谱的频率,根据频率的不合,从而能经过过程喇叭听到不合的声音,这就是我们一向想要演奏的乐曲了~

            4.2.5彩灯控制(colour)模块

            1、彩灯控制模块的功能

            clk端输入一个频率的旌旗灯号,数码管显示灯,即D1到D8灯,随着时光轮回亮灯。

            2、彩灯控制模块的VHDL源法式榜样

            library ieee;

            use ieee.std_logic_1164.all; entity colour is

            - 15 -

            port(

            clk: in std_logic;

            light: out std_logic_vector(7 downto 0) );

            end;

            architecture one of colour is signal counter:integer range 0 to 35;

            begin

            process(clk)

            begin

            if counter=35 then counter<=0; elsif(clk'event and clk='1')then counter<=counter+1;

            end if;

            end process;

            process(counter)

            begin

            case counter is

            when 01=>light<="11000000"; when 02=>light<="00110000"; when 03=>light<="00001100"; when 04=>light<="00000011"; when 05=>light<="00001100"; when 06=>light<="00110000"; when 07=>light<="11000000"; when 08=>light<="01100000"; when 09=>light<="00110000"; when 10=>light<="00011000"; when 11=>light<="00001100"; when 12=>light<="00000110"; when 13=>light<="00000011"; when 14=>light<="00000110"; when 15=>light<="00001100"; when 16=>light<="00011000"; when 17=>light<="00110000"; when 18=>light<="01100000"; when 19=>light<="11000000";

            when 20=>light<="10101010"; when 21=>light<="01010101"; when 22=>light<="10101010"; when 23=>light<="01010101"; when 24=>light<="10101010"; when 25=>light<="01010101"; when 26=>light<="10101010";

            - 16 -

            when 27=>light<="01010101"; when 28=>light<="10101010"; when 29=>light<="01010101"; when 30=>light<="10101010"; when 31=>light<="01010101"; when 32=>light<="10101010"; when 33=>light<="01010101"; when 34=>light<="10101010"; when 35=>light<="01010101"; when others=>null;

            end case;

            end process;

            end;

            3、彩灯控制器模块生成的逻辑器件

            彩灯控制模块生成的逻辑器件 4、彩灯控制模块的仿真图

            彩灯控制模块的仿真波形图

            - 17 -

            4.3 受控模块中各子体系电路间的逻辑关系

            4.4 体系电路

            4.4.1 仿真波形分析成果

            顶层模块仿真图

            经过过程仿真波形图可以看到,输入端rst为复位端,当其值为1时,输出端均为0,cs为手动、主动选择端,cs为1时手动演奏即输出端与d0的值雷同,cs为0时主动演奏即输出端与d1的值雷同,也就是演奏已存入的固定乐曲;与此同时进

            - 18 -

            行手动演奏和主动演奏时,数码管上即code2和code3的输出同时能显示出音符的数和高低音的种类。

            从仿真图中得知所设计的道理图符合本设计请求,可以进行下载。 4.4.2 引脚锁定清单

            根据须要,本设计采取模式5,这是由于数码管自带译码芯片,输出时只需输出数字的二进制数,是以没必要直接输出数字的码型,这就便利了字符的输出。根据模式5上所对应的引脚号查表可以得出须要锁定的引脚号码。

            clk1 PIN-153

            clk2 PIN-28

            cs PIN-240

            code0 PIN-13

            code1 PIN-14

            code2 PIN-15

            code3 PIN-16

            rst PIN-239

            sdm[0] PIN-233

            sdm[1] PIN-234

            sdm[2] PIN-235

            sdm[3] PIN-236

            spkout PIN-174

            code10 PIN-17

            code11 PIN-18

            code12 PIN-19

            code13 PIN-20

            clk3 PIN-152

            light[0] PIN-1

            light[1] PIN-2

            light[2] PIN-3

            light[3] PIN-4

            light[4] PIN-6

            light[5] PIN-7

            light[6] PIN-8

            light[7] PIN-12 4.4.3 硬件(时钟频率、开关、按键、显示、音响等)

            输入法式榜样并且编译无误,并且仿真无误后,便进行引脚锁定及法式榜样下载,在进行引脚锁准时必须对照引脚锁定图进行锁定,采取模式5其引脚锁定图如图所示:

            - 19 -

            模式5实验电路构造图

            输入clk2是一个频率较小的时钟旌旗灯号,在进行硬件下载时它与实验箱上clock2模块的4Hz频率相连,它决定着乐曲演奏的快慢;输入clk1是一个频率较大年夜的时钟旌旗灯号,由于要对它进行屡次不合的分频,下载时它与实验箱上clock0模块的12MHz频率相连;输入key[3..0]是当手动演奏时本身肯定的音符,下载时它与实验箱上的按键4、3、2、1相连;输入rst和cs分别是整体复位端和演奏方法选择端,它们分别与实验箱上的按键8、7相连;输出code0和code1分别用来显示音谱与高中低音,它们分别与实验箱上的数码管1和2相连(提示:选择工作模式为模式5);输出spkout要与实验箱上的喇叭相连,用来发生发火声音;输出light[7..0]是彩灯显示,分别与数码管显示灯D1到D7相连。顶层电路的仿真波形图是否是精确依附于各个子模块的功能是否是完美,同时顶层电路的功能实现又验证了各个子模块的精确性,二者相互依存。最后,由仿真波形图印证了整体电路的功能。引脚锁定后履行programmer 下载法式榜样至实验箱进行验证,经验证本次设计完成的设计根本精确,然则基准时钟拔取的不合演奏的后果不合。

            - 20 -

            4.4.4 利用解释书

            当按键7按下去 当按键7弹上来

            (即当rst=1时) (即当rst=0时)

            只有 当按键8按下去时(即cs=1) 当按键8弹上来时(即cs=0)

            彩灯 轮回播放《新年好》和《童话》 手动输入(按键1~4) 闪烁

            数码显示管1显示声调(即1~7)

            数码显示管2显示音高(即低音,中音,高音)

            手动输入对应表

            0 0 0 0 0 低音0 0 0 0 1 1 低音1 0 0 1 0 2 低音2 0 0 1 1 3 低音3 0 1 0 0 4 低音4 0 1 0 1 5 低音5 0 1 1 0 6 低音6 0 1 1 1 7 低音7 1 0 0 0 8 中音1 1 0 0 1 9 中音2 1 0 1 0 10 中音3 1 0 1 1 11 中音4 1 1 0 0 12 中音5 1 1 0 1 13 中音6 1 1 1 0 14 中音7 1 1 1 1 15 高音1

            5(下载成果

            按键7(复位键)按下时,只有彩灯显示。

            - 21 -

            按键7弹上来时,按键8按下去时,主动播放。

            按键7、8都弹上来,手动播放

            例如:输入低音1,数码管显示01;输入低音2,数码管显示02。

            6(含外围硬件情况的整系一切道理电路图及解释

            - 22 -

            经过了各个子模块的分析与验证后,我们只需将各个子模块之间的输入输出端、子模块与整体电路之间的输入输出端进行精确的硬件连接就取得了顶层音乐演奏器的道理图,如图所示:

            INPUTkeyVCCINPUTclk12VCC

            bmuxydbmq

            ydfsqskfpq

            d1[3..0]q[3..0]index[3..0]code[3..0]

            INPUTOUTPUTclk4spkoutclktoneindex[3..0]d2[3..0]code1[3..0]clkspksVCC

            cstone[10..0]tone[10..0]

            rstinst2

            inst3inst1

            inst

            INPUTcsVCCOUTPUTcode2

            INPUTrstVCC

            OUTPUTcode3 7(工作过程及本人担负的义务总结

            本次实训两周,我们组设计的标题是简略单纯乐曲产生器,第一周讲了相干的软件的常识,第二周开端分工,然后编写法式榜样,做仿真,下载。

            我们组请求设计的乐曲产生器能轮回播放两首曲目,请求能实现手控自控功能,数码显示管同步显示乐谱功能,显示彩灯功能。

            我负责的是,数码显示的模块,分频模块,合营完成的是编写两首曲目标法式榜样。

            总结:

            1、本次简略单纯乐曲演奏器的设计经过了整体分析、模块化分析、整体与模块的仿真分析如许三个步调,硬件实现了整体复位、按键选择演奏方法、轮回演奏和数码管显示乐谱的功能。

            2、在做数控分频器模块的仿真时必定要处理好时序问题。

            3、本次设计可以说达到了设计请求,但另有须要改进的处所。随着乐谱的复杂程度加大年夜,假设依然在声调产生器的法式榜样中经过过程时钟计数来决定音符的输出,会加大年夜编程的复杂度,这时候一个很好的解决办法就是把将要演奏的乐谱存放在工资开辟的存储空间里,如许只须要在响应地址中读出音符即可。

            - 23 -

            8(收获和领会

            为期的两周的FPGA设计基本实训停止了,对此次电子课程设计实训,我感触颇多。此次实训供给了屡次着手锤炼的机会,加强了我们的实践才能。在此次实训中我们小组碰到了很多的艰苦,分析法式榜样对我们来讲就是不小的挑衅,常常要花两倍的时光改法式榜样,编译经过过程了也可能欲望的功能没有实现出来。但我们历来就没有放弃过我们设计的课题。我们把问题细化,一步一步地解决。去图书借阅相干的书本。在解决问题的过程,我们学到了很多的实际的常识,这些常识是书本上学不到的。给我们积聚了很多的实际经验。特别在本次实训中,陈师长教师给了我们小组及时的援助让我恍然大悟、收获颇丰,在此对陈师长教师表示深深的谢意。 9(附录

            9.1法式榜样清单

            library ieee;

            use ieee.std_logic_1164.all; --库的声明

            entity ydfsq is

            port(clk:in std_logic;

            toneindex:out integer range 0 to 15); end;

            architecture bhv of ydfsq is signal counter:integer range 0 to 392; --读取音符谱中的音符 begin

            process(clk,counter)

            begin

            if counter=392 then

            counter<=0;

            elsif clk'event and clk='1' then counter<=counter+1;

            end if;

            end process;

            process(counter)

            begin

            case counter is --将读取的音符谱输出

            when 0 to 1|3 to 4|6 to 9|24 to 27|29 to 30|76 to 79|81 to 82|97 to 104|186 to 187|192 to

            195|263 to 266|320 to 325|348 to 351|353 to 360|368 to 392=>toneindex<=8;

            - 24 -

            when 46 to 53|55 to 56|70 to 71|85 to 88|95 to 96|184 to 185|233 to 236|238 to 240|295 to 297|299 to 302|318 to 319|327 to 330=>toneindex<=9;

            when 14 to 15|17 to 18|20 to 23|31 to 32|44 to 45|57 to 58|68 to 69|72 to 75|83 to 84|136

            to 143|148 to 151|154 to 159|164 to 167|172 to 175|180 to 183|196 to 199|243 to 260|267 to 270|307 to 310|315 to 317|331 to 334=>toneindex<=10; when 42 to 43|59 to 62|64 to 67|132 to 135|152 to 153|168 to 171|176 to 179|241 to 242|303 to 306|311 to 314=>toneindex<=11;

            when 33 to 36|38 to 41|128 to 131|200 to 203|227 to 232|271 to 274|289 to 294=>toneindex<=12;

            when 204 to 211|220 to 223|225 to 226|275 to 281|283 to 286|287to 288=>toneindex<=13;

            when 10 to 13|89 to 92|124 to 127=>toneindex<=5;

            when 335 to 342|344 to 347=>toneindex<=6;

            when 93 to 94|361 to 367=>toneindex<=7;

            when 2|5|16|19|28|37|54|63|80|105 to 119|120 to 123|144 to 147|160 to 163|188 to 191|212 to 219|224|237|261 to 262|282|298|326|343|352=>null; end case;

            end process;

            end;

            library ieee;

            use ieee.std_logic_1164.all;

            entity ydbmq is

            port(index:in integer range 0 to 15;

            code:out integer range 0 to 15;

            code1:out integer range 0 to 15;

            tone:out integer range 0 to 2047);

            end;

            architecture bhv of ydbmq is

            begin

            process(index)

            begin --为个音符赋初始值以便进行分频

            case index is

            when 0=>tone<=2047;code<=0;code1<=0; when 1=>tone<=773;code<=1;code1<=0; when 2=>tone<=912;code<=2;code1<=0; when 3=>tone<=1036;code<=3;code1<=0; when 4=>tone<=1116;code<=4;code1<=0;when 5=>tone<=1197;code<=5;code1<=0; when 6=>tone<=1290;code<=6;code1<=0;when 7=>tone<=1372;code<=7;code1<=0; when 8=>tone<=1410;code<=1;code1<=1;when 9=>tone<=1480;code<=2;code1<=1; when10=>tone<=1542;code<=3;code1<=1;when 11=>tone<=1571;code<=4;code1<=1; when12=>tone<=1622;code<=5;code1<=1;when 13=>tone<=1670;code<=6;code1<=1;

            - 25 -

            when14=>tone<=1711;code<=7;code1<=1;when 15=>tone<=1728;code<=1;code1<=2;

            when others=>NULL;

            end case;

            end process;

            end ;

            library ieee;

            use ieee.std_logic_1164.all; entity bmux is

            port(d1,d2:in integer range 0 to 15;

            cs,rst:in std_logic;

            q:out integer range 0 to 15); end;

            architecture bhv of bmux is begin

            process(cs,rst)

            begin

            if rst=‟1‟ then

            q<=0;

            else

            case cs is

            when „0‟=>q<=d1;

            when „1‟=>q<=d2;

            when others=>q<=d1;

            end case;

            end if;

            end process;

            end;

            library ieee;

            use ieee.std_logic_1164.all; entity skfpq is

            port(clk:in std_logic;

            tone:in integer range 0 to 2047;

            spks:out std_logic);

            end;

            architecture bhv of skfpq is signal preclk:std_logic; signal fullspks:std_logic; begin

            - 26 -

            process(clk)

            variable count4:integer range 0 to 15;

            begin

            preclk<=‟0‟;

            if count4>11 then preclk<=‟1‟;count4:=0; elsif clk‟event and clk=‟1‟ then

            count4:=count4+1; end if;

            end process;

            process(preclk,tone) variable count11:integer range 0 to 2047;

            begin

            if preclk‟event and preclk=‟1‟ then

            if count11=2047 then

            count11:=tone;fullspks<=‟1‟;

            else

            count11:=count11+1;fullspks<=‟0‟;

            end if;

            end if;

            end process;

            process(fullspks) variable count2:std_logic;

            begin

            if fullspks‟event and fullspks=‟1‟ then count2:=not count2;

            if count2=‟1‟ then

            spks<=‟1‟;

            else

            spks<=‟0‟;

            end if;

            end if;

            end process;

            end;

            library ieee;

            use ieee.std_logic_1164.all;

            entity colour is port(

            clk: in std_logic; light: out std_logic_vector(7 downto 0) );

            - 27 -

            end;

            architecture one of colour is signal counter:integer range 0 to 35;

            begin

            process(clk)

            begin

            if counter=35 then counter<=0; elsif(clk'event and clk='1')then counter<=counter+1;

            end if;

            end process;

            process(counter)

            begin

            case counter is

            when 01=>light<="11000000"; when 02=>light<="00110000"; when 03=>light<="00001100"; when 04=>light<="00000011"; when 05=>light<="00001100"; when 06=>light<="00110000"; when 07=>light<="11000000"; when 08=>light<="01100000"; when 09=>light<="00110000"; when 10=>light<="00011000"; when 11=>light<="00001100"; when 12=>light<="00000110"; when 13=>light<="00000011"; when 14=>light<="00000110"; when 15=>light<="00001100"; when 16=>light<="00011000"; when 17=>light<="00110000"; when 18=>light<="01100000"; when 19=>light<="11000000";

            when 20=>light<="10101010"; when 21=>light<="01010101"; when 22=>light<="10101010"; when 23=>light<="01010101"; when 24=>light<="10101010"; when 25=>light<="01010101"; when 26=>light<="10101010"; when 27=>light<="01010101"; when 28=>light<="10101010"; when 29=>light<="01010101";

            - 28 -

            when 30=>light<="10101010"; when 31=>light<="01010101"; when 32=>light<="10101010"; when 33=>light<="01010101"; when 34=>light<="10101010"; when 35=>light<="01010101"; when others=>null;

            end case;

            end process;

            end;

            9.2参考文献

            [1].王传新 《FPGA设计基本》高等教导出版社

            [2].王振红《VHDL数字电路设计与利用实践教程》王振红

            [3].刘江海 《EDA技巧课程设计》.华中科技大年夜学出版社

            - 29 -

            范文三:乐曲产生器eda设计—《新年好》_《童话》彩灯设计

            乐曲产生器 eda 设计—《新年好》_《童话》 彩灯设计 目次1(媒介…………………………………………………………………………………2(课程设计义务……………………………………………………………………… 2.1 设计标题…………………………………………………………………… 2.2 根本请求…………………………………………………………………… 2.3 进步请求……………………………………………………………………3. 体系电路功能描述、粗框图及筹划论证解释…………………………………… 3.1 功能描述…………………………………………………………………… 3.2 粗框图……………………………………………………………………… 3.3 筹划论证解释………………………………………………………………4(体系电路设计陈述………………………………………………………………… 4.1 体系电路总框图及工作道理……………………………………………… 4.1.1 音名与频率的关系……………………………………………… 4.1.2 可变分频

            器……………………………………………………… 4.1.3 节拍产生器道理…………………………………………………… 4.2 控制模

            块…………………………………………………………………… 4.2.1 声调产生器ydfsq模块………………………………………… 4.2.2 声调编码器ydbmq模块………………………………………… 4.2.3 手动主动选择bmux模

            skfpq模块……………………………………… 4.2.4 数控分频器

            块………………………………………… 4.2.5 彩灯控制(colour)模块…………………………………………… 4.3 受控模块中各子体系电路间的逻辑关系…………………………………… 4.4 体系电

            路……………………………………………………………………… 4.4.1 仿真波形分析成果………………………………………………… 4.4.2 引脚锁定清单……………………………………………………… 4.4.3 硬件(时钟频率、开关、按键、显示、音响等)……………………… 4.4.4 利用解释

            书…………………………………………………………5(下载结

            果………………………………………………………………………………6(含外围硬件情况的整系一切道理电路图及解释……………………………………7(工作过程及本人担负的义务总结……………………………………………………8(收获和领会……………………………………………………………………………9(附录…………………………………………………………………………………… 9.1 法式榜样清单……………………………………………………………………… 9.2 参考文献……………………………………………………………………… -2- 媒介 电子设计主动化 EDA(Electronic Design Automation)是指利用计算机完成电子的设计。EDA 技巧是以计算机和微电子技巧为先导,聚集了计算机图形学、拓扑、逻辑学、微电子工艺与构造学和计算机数学等等多种计算机利用学科最新成果的先辈技巧。EDA 对象的成长经历了两个阶段:物理对象和逻辑对象。如今 EDA 和体系设计对象正逐渐被知道成一个整体的概念:电子体系设计主动化。物理对象用来完成设计中的现实物理问题,如芯片构造、印制电路板布线等;逻辑对象是基于网表、布尔逻辑、传输时序等概念,起首由道理图编辑器或硬件描述说话进行设计输入,然

            后利用 EDA 体系完成综合 、 仿 真 、 优 化 等 过 程 , 最 后 生 成 物 理 工 具 可 以 接 受 的 网 表 或 VHDL ,Verilog-HDL 的构造化描述。如今常见的 EDA 对象有编辑器、仿真器、检查分析对象、优化综合对象等。 VHDL 是一种用于电路设计的高等说话。它在 80 年代的后期出现。最初是由美国国防部开辟出来供美军用来进步设计的靠得住性和缩减开辟周期的一种利用范围较小的设计说话 。 VHDL 的英文全写是: ( VHSI Very High Speed Integrated Circuit)HardwareDescription Language.翻译成中文就是超高速集成电路硬件描述说话。是以它的利用主如果利用在数字电路的设计中。今朝,它在中国的利用多半是用在FPGA/CPLD/EPLD 的设计中。固然在一些实力较为雄厚的单位,它也被用来设计 ASIC。 VHDL 重要用于描述数字体系的构造,行动,功能和接口。除含有很多具有硬件特点的语句外,VHDL 的说话情势和描述风格与句法是十分类似于一般的计算机高等说话。VHDL 的法式榜样构造特点是将一项工程设计,或称设计实体(可所以一个元件,一个电路模块或一个体系)分成外部(或称可视部份及端口和内部(或称弗成视部份),既触及实体的内部功能和算法完成部份。在对一个设计实体定义了外部界面后,一旦其内部开辟完成后,其他的设计便可以够直接调用这个实体。这类将设计实体分成表里部份的概念是VHDL 体系设计的根本点 。 与其他硬件描述说话比拟,VHDL 具有以下特点: 1功能强大年夜、设计灵活。VHDL 具有功能强大年夜的说话构造,可以用简洁明白的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能,层层 -3-细化,最后可直接生成电路级描述。VHDL 支撑同步电路、异步电路和随机电路的设计,这是其他硬件描述说话虽不克不及比较的。VHDL 还支撑各类设计办法,既支撑自底向上的设计,又支撑自顶向下的设计;既支撑模块化设计,又支撑层次化设计。 2支撑广泛、易于修改。由于 VHDL 已成为 IEEE 标准所规范的硬件描述说话,今朝大年夜多半 EDA 对象几近都支撑 VHDL,这为 VHDL 的进一步推行和广泛利用奠定了基本。在硬件电路设计过程当中,重要的设计文件是用VHDL 编写的源代码,由于 VHDL 易读和构造化,所以易于修改设计。 3强大年夜的体系硬件描述才能。VHDL 具有多层次的设计描述功能,既可以描述体系级电路,又可以描述门级电路。而描述既可以采取行动描述、存放器传输描述或构造描述,也能够采取三者混淆的混淆级描述。别的,VHDL支撑惯性延迟和传输延迟,还可以精确地建立硬件电路模型。VHDL 支撑预定义的和自定义的数据类型,给硬件描述带来较大年夜的自由度,使设计人员可以或许便利地创建高层次的体系模型。 4自力于器件的设计、与工艺无关。设计人员用 VHDL 进行设计时,不须要起首推敲选择完成设计的器件,便可以够集中精力进行设计的优化。当设计描述完成后,可以用多种不合的器件构造来实现其功能。 5很强的移植才能,易于共享和复用。 VHDL 采取基于库(Library)的设计办法,可以建立各类可再次利用的模块。这些模块可以预先设计或利用之前设计中的存档模块,将这些模块存放到库中,便可以够在今后的设计中进行复用,可使设计成果在设计人员之间进行交换和共享,削减硬件电路设计。 今朝有多种 EDA 对象支撑采取 VHDL 进行电路综合、仿真和实现。一些可编程器件临盆商将利用 VHDL 进行电路设计所需的多种 EDA 对象集成为同一的开辟平台供给给用户,进行针对本公司可编程器件产品的开辟,从而使全部设计流程加倍简捷和易于利用。今朝比较常见的是 Altera 公司的QuartusII 和 Xilinx 公司的 ISE 开辟平台。 本次课程设计请求利用 EDA 对象,设计实现简略单纯音乐演

            奏器,知道音名与频率的关系及数控分频道理,经过对整体进行模块化分析、编程、综合、仿真及终究下载,完全实现简略单纯音乐器的播放功能。 我们知道,与利用单片机来实现乐曲演奏比拟,以纯硬件完成乐曲演奏电路的逻辑要复杂很多,假设不借助于功能强大年夜的 EDA 对象与硬件描述说话,仅凭传统的数字逻辑技巧,即使最简单的演奏电路也难以实现。 在后面的章节中会具体介绍利用 EDA 技巧实现简略单纯音乐演奏器的过程。 -4-2(课程设计义务2.1 设计标题 简略单纯乐曲产生器:利用音名与频率的关系可以制造简略单纯的音乐产生器。2.2 根本请求 1(.能播放一首你爱好的乐曲。 2(所播放的乐曲节拍感清楚,精确。 3(节俭硬件资本,公道设计音频电路。2.3 进步请求 1(最少轮回演奏两首乐曲。 2(经过过程数码管显示乐曲演奏时对应的音符。 3(手动控制和主动播放功能。 4(播放时有彩灯显示。 -5-3. 体系电路功能描述、粗框图及筹划论证3.1 功能描述 本次课程设计是利用 EDA 设计一个简单的乐曲演奏器,可经过过程按键输入来控制音响声音 ,演奏时可以经过过程按键选择是手动演奏照样主动演奏,手动演奏是经过过程按键进行简略单纯乐曲的演奏,主动演奏则是演奏已存入的固定乐曲。3.2 粗框图 声调 手动自 声调 数控 产生 动选择 编码 分频 彩灯 控制3.3 筹划论证解释 顶层构造所包含的模块分别有声调产生器ydfsq模块、声调编码器ydbmq模块、手动主动选择bmux模块、数控分频器skfpq模块及彩灯控制(colour)模块。《新年好》的简谱:1 1 1 5 3 3 3 ( 1 1 3 5 5 4 3 2 — 2 3 4 4 3 2 3 1 1 3 2 5 7 2 1 — ( (设计全音占 4 个时光,半音占 2 个时光,四分之一

            05 ( 54 3 3 43 3 34 34 3 21 01 356 6 65 52 2 43 3 音占一个时光《童话》的简谱:

            — 01 35 6 6 65 52 24 34 3 21 1 23 6 61 1 7 1 — — 0 ( ( ( (一拍的时长是设计全音占 8 个时光,半音占 4 个时光,四分之一音占 2 个时光。新年好的两倍。 ) -6-4(体系电路设计陈述4.1 体系电路总框图及工作道理 FPGA 12MHz 时钟电路 数控分频器 扬声器 基准时钟 12MHz 电路 4Hz 模式选择 音乐节拍 产生电路 声调编码 电路 数码管 手动输入 三种彩灯花形 数码管灯4.1.1 音名与频率的关系 根据声乐常识,产生音乐的两个身分是音乐频率的延续时光,音乐的十二平均率规定,每两个八音度之间的频率相差一倍,在两个八音度之间,又可分为 12个半音。每两个半音的频率比为 4。别的, (乐谱中的低音 6) 音名 A 的频率为 440HZ,音名 B 到 C 之间,E 到 F 之间为半音,其余为全音。由此可以计算出乐谱中从低音 1 到高音 1 之间每个音名的频率如图所示:音名 频率(Hz) 音名 频率(Hz) 音名 频率(Hz)低音 1 261.63 中音 1 523.25 高音 1 1046.50低音 2 293.67 中音 2 587.33 高音 2 1174.66低音 3 329.63 中音 3 659.25 高音 3 1381.51低音 4 349.23 中音 4 698.46 高音 4 1396.92低音 5 391.99 中音 5 783.99 高音 5 1567.98低音 6 440 中音 6 880 高音 6 1760低音 7 439.88 中音 7 987.76 高音 7 1975.52 ——简谱中的音名与频率的关系——4.1.2 可变分频器(1)基准频率的拔取 各音名所对应的频率可由一频率较高的基准频率进行整数分频取得,所以实 -7-际产生各音名频率为近似的整数值。这是由于音阶频率多为非整数,而分频系数又不克不及为小数,故必须将取得的分频系数四舍五入取整,若基准频率太低,则由于分频系数太小,四舍五入取整后的误差较大年夜,若基准频率太高,固然误码差较小,但分频构造将变大年夜,实际的设计应综合推敲两方面的身分,在尽可能减小频率差的条件下弃取合适的基准频率。本次设计选择 12MHz 作为基准频率。(2)分频系数 A、公用二进制的计数容量 N 及初始值的拔取 D 1、分频系数的拔取 起首将 12MHz 的基准频率进行

            12 分频,取得 1MHz 的基准频率,分频系数A,1MHz,音名频率,此分频系数可

            由计数器实现。但如果不加处理语句,其分频后的旌旗灯号将不是对称方波。而占空比很

            小的方波很难使扬声器有效地发生发火声响。 为取得对称方波,可将分频系数 A 分化

            为:分频系数 A分频系数 n×2。即先辈行分频系数 n 的分频,取得纰谬称方波,

            然后再 2 分频取得对称方波。 2、公用二进制的计数容量 N 的拔取 n 分频可由 n

            进制计数器实现。n 进制计数器可用复位法或置位法实现,由于加载初始值 d 的置

            位法可有效地削减设计所占用的可编程逻辑器件资本,是以,此次设计采取置位法。

            低音 1 的分频数 n 为最大年夜,其值为 1275,应取公用二进制计数器的计数容量 N

            大年夜与“最大年夜分频系数 n”,故本次设计的公用二进制计数器应当设计为十一位二进制

            加法计数器,其计数最大年夜容量为 2048,计数的最大年夜值 N 为2047,可满足本次设计

            中所有音名对音频系数的请求。 3、初始值的拔取 D 初始值 D 计数最大年夜值 N -

            分频系数 n 此次设计中利用的各音名对应的分频系数值及初始值如表所示: 音符

            初始值 对应音谱 差别高中低音 0 2047 0 0 1 773 1 0 2 912 2 0 3 1036 3 0 4 1116 4 0 5 1197 5 0 6 1290 6 0 7 1372 7 0 8 1410 1 1 9 1480 2 1 10 1542 3 1 12 1622 5 1 13 1670 6 1 14 1711 7 1 15 1728 1 2 ——各音名对应的分频系数值及初始值—— -8-4.1.3 节

            拍产生器道理 该演奏电路的最末节拍为 1 拍,将一拍的时长定为 0.25s,则只需

            要再供给一个 4Hz 的时钟频率即可产生一拍的时长。为了能达到演奏时能轮回进

            行,则需设置一个时长计数器,当乐曲演奏完时,包管能主动从头开端演奏。4.2 控

            制模块4.2.1 声调产生器ydfsq模块1、声调产生器模块 在此模块中设置了一个 8 位

            二进制计数器(计数最大年夜值为 64),这个计数器的计数频率选为 4Hz,即每计

            数值的逗留时光为 0.25s,正好为当全音符设为 1s 时,四四拍的 4 分音符的延续

            时光。例如,ydfsq 在以下的 VHDL 逻辑描述中,“新年好”乐曲的第一个音符为“1”,

            此音在逻辑中逗留了 2 个时钟节拍,即为 0.5s 时光,响应地所对应“1”音符分频

            预置数为 773 在 skfpq 的输入端逗留了 1s。随着 notetabs中的计数器按 4Hz 的

            时钟频率做加法计数时,乐谱逐次被拔取,“新年好”乐曲就开端天然延续并且轮回

            地演奏起来。在新年好以后,又轮回播放了”童话”。声调产生器模块 VHDL 源程

            序以下:library ieeeuse ieee.std_logic_1164.all --库的声明entity ydfsq isportclk:in

            std_logictoneindex:out integer range 0 to 15endarchitecture bhv of ydfsq issignal counter:integer range 0 to 392 --读取音符谱中的音符beginprocessclkcounterbegin if

            counter392 thencounterlt0 elsif clkevent and clk1 thencounterltcounter1 end ifend process -9-processcounterbegincase counter is --将读取的音符谱输出when 0 to 13 to 46

            to 924 to 2729 to 3076 to 7981 to 8297 to 104186 to 187192 to195263 to 266320 to 325348 to 351353 to 360368 to 392gttoneindexlt8when 46 to 5355 to 5670 to 7185 to 8895 to 96184 to 185233 to 236238 to 240295to 297299 to 302318 to 319327 to 330gttoneindexlt9when 14 to 1517 to 1820 to 2331 to 3244 to 4557 to 5868 to 6972 to 7583 to 84136to 143148 to 151154 to 159164 to 167172 to 175180 to 183196 to 199243 to260267 to 270307 to 310315 to 317331 to 334gttoneindexlt10when 42 to 4359 to 6264 to 67132 to 135152 to 153168 to 171176 to 179241 to242303 to 306311 to 314gttoneindexlt11when 33 to 3638 to 41128 to 131200 to 203227 to 232271 to 274289 to294gttoneindexlt12when 204 to 211220 to 223225 to 226275 to 281283 to 286287to288gttoneindexlt13when 10 to 1389 to 92124 to 127gttoneindexlt5when 335 to 342344 to 347gttoneindexlt6when 93 to 94361 to 367gttoneindexlt7when 2516192837546380105 to 119120 to 123144 to 147160 to 163188 to191212 to

            219224237261 to 262282298326343352gtnullend caseend processend2、声调产生器模块的仿真图 《新年好》声调产生器模块的仿真波形图 《童话》声调产生器模块的仿真波形图 - 10 - 经过过程仿真图可以清楚的看到, 每计一次数输出 toneindex 时钟 clk 由 0 开端计数,的值随之产生必定的变更,只不过根据乐谱的不合,输出的变更也不尽雷同。例如在本次设计中,自第 4 个时钟上升沿光降到第 7 个时钟上升沿,输出 toneindex“1”。因而根据乐谱的不合就输出不合的音符,作为声调编码器的输入。然后把输出 toneindex 输入到声调编码器模块,进行下一步编码工作。因而,由仿真图可以知道本模块输出的即为演奏音乐的音符谱,解释该法式榜样精确,可以生成逻辑器件。3、声调产生器模块生成的逻辑器件 声调产生器电路模块生成器件4.2.2 声调编码器ydbmq模块1、声调编码器模块的功能 此模块的功能起首是为 skfpq 供给决定所发音符的分频预置数,而此数在 skfpq输入端口逗留的时光即为此音符的节拍值。ydbmq 模块是乐曲简谱码对应的分频预置数查表电路,个中设置了“细姨星”乐曲全部音符所对应的分频预置数,共 13个,每音符的逗留时光由音乐

            clk 输入频率决定,在此为 4Hz。这 13 个值的节拍和声调产生器模块 ydfsq 的

            输出由对应于 ydbmq 的 4 位输入值 index3..0来肯定。与此同时,code3..0和 code13..0这两个输出接 2 个数码管分别显示乐曲音符的高、中、低音(“0”代表低音,“1”代表中.

            范文四:中考满分作文大年夜全:流淌在心灵间的乐曲

            中考满分作文大年夜全:流淌在心灵间的乐

            中考满分作文1

            一部曲:笑容飞扬

            人生若干次陌生的初次会晤,是困惑是探访照样空想?别想了,敞开你的笑容,让残暴的微笑打开彼此交换的天窗。

            温柔的瞳人流泻出你的友爱和热忱,弯弯的双唇映衬出你的开朗与甜美。何必让陌生成为心灵间的樊篱,让我们微笑的阳光消融陌生的冰雪,让笑意盈盈的瞳人流淌出沟通的桥梁。

            让彼此的初次会晤开满笑盈盈的鲜花吧!

            二部曲:沟通

            说话是人类最巨大年夜的创造。说话道出了人的情感与聪明。经过过程说话,人们彼此沟通与知道,走进彼此的心灵世界。

            为了让陌生的心灵超出微笑的问好,让沟通的桥梁使两颗心牢牢相连。

            少年们泛论空想和欲望,沟通加深了彼此的熟悉与对世界对社会的知道;中年人泛论生活与爱好,沟通点缀了劳碌的生活,描述着事业的美好蓝图;老年人泛论之前的经历,沟通让生活不再孤单,让生活焕发出新的活力。

            聆听着,流露着,当片片词句绿叶开满大年夜地,让沟通架起心灵的桥梁。

            沟通,使心灵的距离不再遥远。

            三部曲:体谅与宽容

            没有完全雷同的人,正由于不合,生活的画卷才能色采缤纷;正由于不合,生活才有聚散悲欢。

            假设沟通连接彼此的心灵,那末,体谅和宽容可让两颗心牢牢相连。

            有时距离是由于人们不合的背景与条件,假设一旦不认同对方的不雅点与举止,心灵的隔阂就产生了。这心灵的坚冰,只有效体谅去照射,让宽容去化解,才会熔化为润泽滋润心坎的甘霖。

            体谅和宽容,让心走得更近。三部曲假使奔流在你的心中,信赖身旁的一切将不再陌生与困惑,笑容,沟通,体谅与宽容,让心灵折射出身命的色采!

            中考满分作文2

            六月的午后,风很大年夜,窗外的小树被没有偏向的狂风吹得七颠八倒,我清楚地感触感染到它的苦楚,由于我几星期前的伤痛在一片迷茫的风雨中拉开了内幕:参加数学比赛的掉利,参加重高保送生测验的掉常,坐在教室里等待中考的最后判决,却因长年做比赛题忽视了基本,怎样也补不上。很长一段时光,我都在想,生活就将如许毫无意义地进行下去吗?而如今,看着风雨中命运不克不及自立的小树,我更困惑了

            恍忽间,我想到一个熟悉的名字,那是宋朝大年夜诗人苏轼。

            在宦途掉意时,在与家人分隔两地只能对月怀远时,他仍不忘送去"希望人长久,千里共婵娟"的美好庆祝,这是多么的奔放胸怀!我知道,相继而来的灾害让东坡品味到"孤单沙洲冷"的辛酸,让他不由洒下"点点离人泪",而终究,他选择了死守本身的空想,游遍故国山川,留下"大年夜江东去"的豪放,留下"樯橹灰飞烟灭"的气慨,留下"会挽雕弓如满月"的壮志。他始终记得本身的任务,不管处于甚么状况都不曾放弃。执着的东坡,你为华夏文化留下了若干使人惊羡的词翰!又想到"人比黄花瘦"的易安--我最敬佩的女词人。你曲折的人生,夙来让人欷歔不已;你的晚年,战事赓续、丈夫亡故、字画家当被扫荡一空,一会儿就跌入到贫苦的深渊。在那末多的挫折眼前,易安没有回避,或许她的词中还有"最难将息"的时刻,有舴艋舟载不动的"很多愁",有"事过境迁事事休,欲语泪先流",可是你活下来了,如此倔强地活了下来。有时地,你也做绰约多姿的江南女子,挥动蝉翼般的衣袖,捧一缕傍晚后的幽喷鼻。倔强的易安,你执着的思虑和不畏艰辛的精力,为中国婉约派词人留下了若干永久的印记!

            温柔的阳光把我拉回到实际,昂首看窗外,那棵小树虽被折断了很多枝丫,但仍挺拔着,唱响本身的生命之歌,为生

            命留下陈迹。此时的我已不再太息,亦不想回避,只想倔强地面对一切,不管如何都不再动摇。板桥有诗云:"千磨万击还坚韧,任尔器械南北风"。是的,"任尔器械南北风",我会永久铭记!

            范文五:让人心动的古筝乐曲大年夜全收藏[mp3!]

            为中国古典音乐爱好者供给古典音乐试听、观赏,发扬中国古典音乐这国之文化精华。

            筝是中国较古老的平易近族乐器,最早见于《史记》,公元前237年,秦王听信谗言,命令驱赶外国客卿,李斯上书劝始皇收回逐客令,在《谏逐客书》中说:"夫击瓮、叩缶,操琴、博髀,而歌呼呜呜。快线人者,真秦之声也"。是说敲打着陶器,弹着筝,撞击着两把扇子骨,来为欢快的歌声,使听者不雅者赏心悦目,是地道的秦国音乐。据此,早在秦国(今陕、甘)建立之前,筝就已传播在西周王朝统治下的秦地平易近间,已有2750年的汗青了。

            筝的别称雅号甚多,除有以来源地定名的秦筝外,还有以演奏技能而言的掐筝、弹筝;以放置情势而言的横筝、卧筝;以形制大年夜小而名的长离、鸿筝;以局部原料而论的簧篥、雕 桐;以饰物定名的钿筝、银筝、锦筝云和筝、吹云筝、玳瑁筝;以音色和表示力定名的哀筝、玉筝、鸣筝和清筝等。另外,还有故筝、宝筝、素筝、掬筝、绿云垂和仁智器之名。

            资本来自搜集/编辑制造:音乐上传:淡淡的薄雾

            单曲下载

            1 渔舟唱晚

            2 酒干倘卖无

            3.飘雪

            4.夫妻双双把家还

            5.乌苏里船歌

            6.说句心里话

            7.牧羊曲

            8.康定情歌

            9.大年夜海啊故乡

            10 兰花花

            11 康定情歌

            12 草原之夜

            13 草原上升起不落的太阳

            14 草原牧歌

            15 泉水叮咚响

            16 最后一夜

            17 真情比酒浓

            18 缘

            19 一剪梅

            20 烟雨夕阳

            21 心雨

            22.温情满人世

            23 未完成的梦

            24 秋诗篇篇

            25 情锁

            26 祷告

            27 葡萄成熟时

            28 梦与诗

            29 酒醉的探戈

            30 海上花

            31 浮水印

            32 读你

            33 昨夜星斗

            34 追梦人

            35 月亮代表我的心

            35 彝族舞曲

            36 我爱你塞北的雪

            37 绣金匾

            38 晚秋

            39 完美

            40 天井深深

            41 恰恰爱好你

            42 片片枫叶情

            43 明月千里寄相思

            44 梅花三弄

            45 浏阳河

            46 滚滚尘凡

            47高山流水

            48 苏州风光

            49 分飞燕

            50 二月里来

            51 草原豪杰蜜斯妹

            52 出水莲

            53 边疆的泉水清又纯

            54 爱与忧闷

            55 佳人曲

            56 那一场风花雪月的事

            57 其实你不懂我的心

            58 最少还有你

            59 风含情水含笑

            60 雨蝶

            61 情非得已

            62 水姻缘

            63 出水莲

            64 羞答答的玫瑰静静静的开

            65 我只在乎你

            66 独脚戏

            67 变心的同党

            68 蓝色的故乡

            69 在那东山顶上

            70 阿拉里哟

            71 天边   进入:让人心动的古筝乐曲精选:连播


             
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